`timescale 1ns / 1ps

////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   08:54:20 11/22/2013
// Design Name:   enviar
// Module Name:   /home/leon/Dc2014/EI1060/PRACTICAS/pr_serie/key/tf_enviar.v
// Project Name:  S3demo
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: enviar
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////

module tf_enviar;

	// Inputs
	reg [7:0] data;
	reg start;
	reg rst;
	reg reloj;

	// Outputs
	wire txd;

	
	localparam CICLO=104000;
	// Instantiate the Unit Under Test (UUT)
	
	
	enviar uut (
		.data(data), 
		.start(start), 
		.txd(txd), 
		.rst(rst), 
		.reloj(reloj)
	);
	always begin #12 reloj=1;#8 reloj=0; end

	initial begin: TB
		integer i;
		$dumpfile("enviar.vcd");
		$dumpvars(0,tf_enviar);
		// Initialize Inputs
		data = 0;
		start = 0;
		rst = 1;
		#10
		rst=0;
		// Wait 100 ns for global reset to finish
		#1000;
		data=8'b00101110;
		start=1;
      //#1000000;
		// Add stimulus here
		#CICLO;
				for (i=0;i<12;i=i+1)
		begin
		#CICLO;
		$write("-%d-",txd);
		
		end
		
		$stop(1);
	end
      
endmodule